随着数据量呈现指数级增长，传统二维NAND闪存在逼近10nm工艺节点时，遭遇了物理极限。晶体管尺寸难以继续缩小，存储容量增长停滞，同时电荷泄漏问题加剧，可靠性下降。面对这一困境，行业迫切需要一场技术变革。3D NAND应运而生，其核心思路是放弃在平面上继续微缩，转而向垂直方向堆叠存储单元。这一转变如同在同样面积的土地上建造摩天大楼，取代了原有的平房式结构，从而在相同芯片面积内实现了存储容量的几何级增长。这一转变不仅是容量的提升，也带来了性能、成本和可靠性等方面的综合优势。

技术演进与层数竞赛

自2013年三星率先量产24层V-NAND以来，3D NAND的层数竞赛便已开始。从64层、96层到突破200层，再到近期铠侠与闪迪展示的332层堆叠技术，每一次层数的跃升都伴随着工程学的巨大挑战。

当堆叠超过128层后，传统的单次蚀刻技术面临深宽比过大的物理限制。为此，厂商们发展出多种创新方案，例如采用多层堆叠方式，或将两个88层结构叠加成176层器件。铠侠与闪迪的CBA技术则更为先进，它将存储单元与外围电路分开制造再键合，如同分别建造大楼主体与动力系统后精准对接，有效解决了高堆叠带来的工艺难题。这些技术突破使得存储密度不断提升，为SSD等设备提供了更大的容量基础。

存储单元的内部构造与原理

NAND闪存的核心是存储单元，其功能类似于一个带有电荷存储功能的晶体管。在3D NAND中，主流技术路线采用了电荷陷阱单元，而非传统2D NAND中常见的浮栅结构。这种单元在栅极氧化层内嵌入一层氮化硅（SiN）作为电荷捕获层，形成氧化物-氮化物-氧化物（ONO）的堆叠结构。通过对栅极施加电压，电子会隧穿过氧化层并被捕获在氮化硅层中，从而改变晶体管的阈值电压，以此区分“0”和“1”的存储状态。在三维结构中，这些单元通过垂直的圆柱形通道（被称为“通心粉沟道”）串联成链，而字线（Wordline）则水平连接，负责对每一层存储单元进行寻址。

提升存储密度的路径

为了持续提升存储密度并降低成本，行业正从多个方向进行探索。其一，继续增加堆叠层数，目标直指1000层，但这需要解决高深宽比刻蚀、材料应力等多重挑战。其二，引入新的材料和结构。例如，在相邻字线间集成气隙，利用其低介电常数特性降低单元间的静电耦合，从而缓解因垂直方向尺寸缩小带来的单元干扰问题。更进一步的，通过“电荷陷阱切割”技术，将原本连续的电荷捕获层在垂直方向上进行物理隔离，可以防止存储电荷横向迁移，有助于增大存储窗口，为每个单元存储更多比特（如从3位/单元向4位/单元演进）创造条件。此外，层叠技术通过将多个存储单元堆栈相互堆叠，也是增加总层数的一种有效手段。

外围电路布局的演变

随着存储单元向三维发展，外围控制电路的布局也在不断优化。最初的结构是将CMOS电路与存储单元阵列并排放在同一晶圆上（CNA），但这占用了较大面积。随后发展出将CMOS电路置于存储单元阵列下方的方案（CuA），这种上下两层结构有效减小了芯片面积，提升了存储密度，成为目前的主流设计。长江存储提出的Xtacking架构则更进一步，它将存储单元阵列和CMOS电路分别在两片独立的晶圆上加工，最后通过键合技术连接。这种创新的分离式制造工艺为同时优化存储单元性能和外围电路性能提供了更大自由度。